이번포스팅은 후공정중 Bonding 장비 관련주를 알아보겠습니다.
*관련주는 다음 포스팅에서 하고 이번포스팅에서는 개념 정립하고 갑니다
요즘 일도 바쁘고 컨디션도 별로고 포스팅하고 공부하는데 여간 힘든일이 아니지만, 이럴때일수록 준비를 해야 기회가 있을때 빠른
판단을 할수있기에 그래도 올려보렵니다.
일단 반도체공정의 흐름을 계속해서 보시면서..
웨이퍼 제조 → 산화공정 → 포토공정 → 식각공정 →증착/이온주입공정 → 금속배선 공정 → EDS 공정 → 패키징공정
전공정 / 후공정
패키징공정 안에서도↓
웨이퍼절단 → 칩 접착(Die Attach) → Bonding → Molding → Package Test(Final Test)
앞서 언급한 "Bonding" 이라는 표현은 "연결"을 의미하며, Wafer 와 기판 (Substrate) 간 연결을 하여 최종적으로 Packing을 한상태의 IC로 탄생하기 위한 과정입니다.
전통적인 방식은 "Wire Bonding" 방식이며 말그대로 금선등을 이용하여 연결하는 방식입니다.
하지만 Wire Bonding은 Wire가 형성되는 공간이 확보되어야 하므로 이를 줄이기 위한 방식들이 점점 나오기 시작합니다.
여기서부터 이제 Bonding 방식에 대해 골때리기 시작합니다.
반도체 후공정 관련하여 업을 삼으시는 분들이 보기에는 웃으시겠지만, 그렇지 않은 대부분의 사람들이 받아들이기엔
"뭔지모르겠고..알아서 잘하겠지...그래서..종목을 알려달라고... " 요렇게 됩니다.
저도 유사업종에 몸을 담고있지만 TSMC가 어떤방식을 Apple에 제안했고, 삼성전기가 무슨공정을 전자에게 넘겼는지만
얼핏알고있지 어떻게 생겨먹었는지 잘모릅니다.
그래서 나름 공부하다보니 비전공자들이 흔히하는 귀찮음이 반영된 얕은 결론이 도출됩니다. 바로,
쥰내 "많은"걸 "좁은"데다가 "잘" 붙이는거네.
위 결론으로 그냥 넘어가고 종목만 나열해도 상관이 없는데, 왜 자료들을 찾아보면서까지 여기에 남기냐면
1. 저나 이글을 잠깐이라도 보시는 분들의 공부 (투자 O , 투기 X)
2. 사람들이 미래에 원하는것을 이뤄줄수있는 중요 분야 (소형화, 승자독식=TSMC&Apple)
3. 비메모리 OSAT(Outsourced Semiconductor Assembly and Test)와도 맞물려있음.
와 같은 이유입니다.
하여 주요 Bonding 방식에 대해 아래와같이 재정리를 해보려합니다.
아래로 내려가는 순서대로 기술발전동향으로 보시면되며, 기술이 발전함에 따라 더욱빠른속도와 집적도를 높일수 있습니다.
1. 와이어(Wire) : 금선을 사용하여 기판-칩 間 연결.
2. 플립칩(Flip Chip) : 칩의 회로와 기판을 직접 볼 형태의 범프(Bump, 돌기)로 연결하는 패키징 방식.
3. WLP (Wafer Level Package) : Wafer를 그대로 둔 상태에서 회로와 외부모듈을 연결할 전극을 형성한후 Wafer 다이를 자르는 방식. Wafer 다이의 Size 자체가 IC 의 면적이 됨.
기판 (Substrate) 대신 RDL (ReDistribution Layer) 라는 재 배선층을 사용하여 외부와 연결할 전극을 형성한다.
이 방식을 기반으로 FOWLP 등의 새로운 공정등이 출몰하고 발전하게 된다.
4. FIWLP (Fan In Wafer Lever Package) : Solder Ball 이 다이 Size 내에 존재하며 이 방식으로 인해 Fan-In 이라고 불림. 단순 IC를 저가로 만드는데 사용됨.
5. FOWLP (Fan Out Wafer Level Package) : 고성능의 칩은 I/O(Input/Output) Port수가 많기 때문에 RDL숫자 및
Solder 의 집적도과 굉장히 높야하 하기에 FIWLP 처럼 구성이 불가.
따라서 칩사이즈보다 더 넓게 확장한 방식이며 전기적인 배선에 중점을 둠
6. PLP (Panel Level Package) : PCB 기판을 이용한 패키징 방식. 차세대 패키징 방식으로 주목받고있음.
Wafer 기반이 아닌 PCB 기판 기반으로하며, PCB 기판에 Wafer Die 형태에 맞게 구멍을 파놓고 Wafer에서 Die를 떼어 낸후 PCB 기반에 넣는 방식. 집적도(적층) 에 중점을 둔 방식이며 궁극적으로 PoP (Package On Package) 를 추구하여 예로써 CPU 위에 또다를 IC 가 올라가는 형태임.
7. TSV (Through Silicon Via) : 칩에 관통(Through) 하는 Via (구멍~) 을 형성하여 칩을 적층해도 통신이 될수 있게끔
하는 방식. HBM (고대역폭 메모리)에 사용될것으로 생각됨
8. 2.5D Interposer* : 이종 반도체(칩)간 결합을 위해 필요한 방식. 실리콘 웨이퍼 위에 칩들을 얹거나 실장하고 기판에 구멍을 뚫은 후 내부를 전도체로 채워 칩 간, 칩과 PCB 간을 연결한다. PCB·유기 기판보다 미세 선폭을 구현할 수 있고 배선·비아의 크기도 줄일 수 있다. 칩과 같은 재질이라 전도성이 높고 열 팽창계수(CTE)가 같아 온도 변화에 따른 위험이 없다.
*인터포저(interposer)는 둘 사이에 놓다라는 의미의 라틴어 인 interpōnere에서 유래함. 두개의 서로 다른 연결을 이 어주는 전기적인 인터페이스 라우팅을 의미하며 ball grid array 패키지에서 IC와솔더볼(solder ball) 사이의패키지 기판이한 예임. (출처 : ETRI, https://ettrends.etri.re.kr/ettrends/133/0905001689/27-1_051-060.pdf)
위에서 살펴본 것과 같이 칩(Die) 과 외부 Interface에 연결하기 위한 방식을 알아봤습니다.
Wire 방식부터 WLP 그리고 TSMC-Apple의 FOWLP 와 PLP, TSV 등등.
분명한것은 전공정만큼 중요한 후공정의 한 분야이며, 이 Packaging 능력이 어떻게 되느냐에 따라서 업체의 흥망성쇠가 결정될것 같습니다 (tsmc 가 Apple의 Love Call을 받은게 FOWLP의 성공)
또한 이전에는 후공정업체들도 Foundry - OSAT (외주조립Test) 등 명확하게 나뉘어져있었지만, WLP 등의 Packaging 기술이 발달함에 따라 그 경계도 모호해 지기에 더 중요한 분야라고 생각됩니다.
따라서 위 내용을 인지하고 앞으로 산업이 어떻게 흘러갈것이냐를 생각하여, 그 분야에 빠르게 발맞춰가는 기업을 선점하는게 좋겠져.
다름 포스팅에서 우선 모든 후공정 Package 업체를 List-up 해보고 어떤업체가 어느 공정에 멈춰있고 어떤 공정까지
투자하고있는지 살펴보겠습니다.
그렇게 되면 답은 나오겠죠.
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